針對高速介面的通用I/O設計

高速串列介面在用於都會區域網路通訊應用領域的晶片中正急速擴張。在同一單片IC上實現高速I/O和百萬邏輯閘的通用設計方法正不斷演變發展，圍繞這種方法的各種標準也層出不窮。但是，不同的標準有著不同的要求，從晶片設計角度看，製作一種可滿足不同標準要求的高速I/O單元成為一個誘人的設計課題。

不過，這種‘單一I/O滿足多種標準’的方案對於那些忽視細節的人充滿了挑戰。本文將討論在為WAN╱都會區域網路線卡介面設計單一I/O時需要克服的一些主要障礙，這類線卡介面包括OC-48/STM-16 CML光模組、SFI-4.2、SPI-5、SFI-5、GbE、VSR-4.3、Infiniband和XAUI等。我們將探討兩方面的問題：高速介面規格之間的主要差異；以及在實現過程中達到這些要求所面臨的困難。其中涉及的內容主要包括以下幾項：抖動要求上的差異、脈衝整形、訊號耦合、可靠性╱耐用性要求、時脈模式。

適合多個標準的單一I/O架構所帶來的好處包括了通常IP再使用體現出的所有優點：縮短研發和除錯時間、縮短驗證時間，並可加速採用這類I/O架構的產品上市。

不過，這些優點並不全是‘免費’的，任何通用I/O設計要滿足的首要條件之一便是特定I/O必須支援的寬範圍資料傳輸率。表1列出了多種通用I/O標準的資料傳輸率，其範圍在1~2.5Gbps之間。

系統建模

在討論一個具體I/O實現方案存在的侷限性之前，我們先來看一下通用系統模型。一個特定的串列鏈路可用三個組成單元來建模：發射器、傳送訊號的訊息通道以及接收器，見圖1。

這裡的訊息通道可能像一條用於互連兩個晶片的PCB走線那麼簡單(如SFI-4.2就是一種晶片－晶片的連接規格，其訊息通道就很簡單)；它也可能更複雜得多，例如在WAN背板應用中，圖1中的‘訊息通道’可能擁有多種藉由連接器連接的PCB走線長度。對於長距離標準，因為需要進行長距離傳輸，訊息通道或許還包括光纖。

圖1

抖動問題

在理想化的系統中，數位訊號的邊緣將總是出現在訊號周期的整數倍處。而在實際系統中，數位訊號的邊緣將圍繞中心點呈現出一種分佈狀態，中心點是數位訊號的平均周期。抖動定義為數位訊號邊緣位置的變化，通常包括三個部份：抖動產生、抖動容限和抖動轉移。

各種高速I/O標準的抖動差異很大。確定性抖動(DJ)是由於訊息通道頻寬不足導致符號間相互干擾而產生的抖動，或者是由於佔空比失真而產生的抖動，導致資料時脈時序錯誤。隨機性抖動(RJ)通常假定呈高斯分佈，一般是由實體噪音(比如熱噪音)引起的。正弦式抖動(SJ)一般用來測試接收器在一定抖動頻率範圍內的抖動容限，它並不是實際部署系統會遇到的抖動類型。正弦式抖動是人為導入電路接收端的，用來測量在出現用戶定義的正弦波噪音源情況下接收器的性能。借助這種SJ技術，可推出接收器抖動容限與頻率的關係。RJ由總抖動量(TJ)和確定性抖動量決定，通常用TJ-DJ運算，因此其數量通常不明確給定。

滿足抖動方面的要求有多種方法可供選擇。由於許多高頻寬介面都採用源同步時脈，因此所產生時脈的抖動成為一個關注重點。由於從所接收資料恢復來的時脈抖動通常要比優質晶體振盪器的抖動大，因此若採用高品質晶體和PLL來產生時脈以同步大部份系統邏輯，這類系統將受益匪淺。可對輸出訊號施加‘預加重’，以確保所接收訊號在受到訊息通道與頻率相關的副作用影響後仍具有很好的形狀。接收器中時脈與資料恢復電路所需的PLL必須能夠準確追蹤輸入資料。接收器也可使用均衡處理以便對所接收脈衝重新整形，讓接收訊號‘重見天日’。

脈衝整形

上面所描述的‘預加重’和均衡技巧都是脈衝整形的方法。脈衝整形是一種調整波形形狀使之更加完善的技術。‘預加重’透過加重輸出波形的高頻含量來實現，由發射器完成；而均衡則藉由加重輸入波形的高頻含量來實現，由接收器完成。由於訊息通道頻率響應是一種低通響應，因此高頻含量的加重是必須的。然而，對於不同的標準，預加重╱均衡可能會不相容。例如，由於GbE的TJ很大(0.749UI)，預加重或均衡是可行的。但是，對於XAUI應用，GbE的預加重或均衡曲線不會給I/O帶來任何好處，因為XAUI的資料傳輸率幾乎是GbE的3倍。現在考察GbE的最小上升時間和最小下降時間要求：對於XAUI等快速標準來說，符合GbE最小上升和下降時間要求的I/O，其邊緣速率將顯得太慢。

一種較為簡便的通用預加重技術可為0-1或1-0轉換臨時增加發射器的軌電壓。利用這種技術，電路的上升和下降時間變得加速，因為藉由轉換後輸出能夠‘固定’在一種與通用符號的連續執行所需共模電壓較為接近的電壓水平。由於可用數位邏輯(不需要複雜的模擬濾波器)完成，這種技術可以最小的電路尺寸來實現，這是它的一個優勢。

訊號耦合

發射器可以是AC或DC耦合到接收器。對於DC耦合，發射器的輸出線直接與接收器的輸入線連接，因此發射器輸出線上的任何DC電壓均傳輸到接收器的輸入線。因此，DC耦合接收器的共模電壓將隨發射器共模電壓的變化而變化。對於AC耦合，發射器的輸出線藉由串聯電容器(充當DC阻斷器)與接收器的輸入線連接。AC耦合接收器可以控制其共模電壓，由於AC耦合電容器可阻斷DC，所以發射器不能改變接收器的共模電壓。因為從屬協議的最大執行長度(連續1或0的個數)是有限的(必須是DC平衡模式)，因此AC耦合是可行的。但是，若協議的最大執行長度太大，AC耦合就不再可行。

差分發射器與差分接收器必須配合使用。雖然差分發射器架構是相對標準化的，差分接收器架構卻有多種不同的形式。圖2所示就是一個與差分發射器DC耦合的接收器架構實例。

圖2中的接收器架構(基於OIF SxI-5)必須能夠容許一定的共模電壓範圍。例如，SFI-5所容許的VTXDD和VRXDD變化範圍達10%。在這種情況下，VTXDD可能是1.32V，而VRXDD則可能是1.08V。此外，地電位的變化量可能高達50mV，由此VRXSS或許比VTXSS低50mV。在這種情況下，接收器的輸入共模電壓將非常接近接收器的軌電壓(VRXDD)，因而增加了DC耦合接收器設計難度。不過，發射器設計得到了簡化，由於資料線的共模電壓由RRXDD牽拉到電源主線，VTXS也將比沒有這種特性的設計要高。進而，ISOURCE的設計變得更容易，因為跨電流源的位差越高，保持電流源電晶體工作在飽和區就越容易做到。

欲了解圖2所示接收器架構的優點，須考察以下方面的問題：

• 輸出驅動器源電壓VTXS將被RRXDD拉高

• 較高的電壓可讓電流源工作於較高的電流密度

• 較高的電流密度可減少電流源的實體尺寸

• 電流源實體尺寸的減少可減少電流源的電容器

• 電流源電容器的減少使其工作的頻率高於使用無RRXDD接收器的類似電路。

圖2接收器中RRXDD的存在可讓I/O設計人員全心投入到發射器(尤其是電流源)的設計。

圖3顯示了一種AC耦合接收器架構的實例。AC耦合高速鏈路的優點之一是接收器設計人員可對共模電壓(圖3中的VRXCM)進行控制。設計人員可以針對某一具體的共模電壓對接收電路進行最佳化，因為輸入訊號不含任何DC成份。結果，利用AC耦合接收器要比DC耦合接收器更好地滿足特定規格的抖動要求。

結果是，對於同一套規格要求，DC耦合發射器的設計可能會比AC耦合發射器更容易，而AC耦合接收器的設計也會比DC耦合接收器更容易。

可靠性╱耐用性

可靠性方面的主要問題是ESD保護。從定義上說，數Gigabit標準的I/O可算是高資料傳輸率，因此I/O必須擁有低電容器量。低電容器量要求創新的ESD結構，以確保I/O得到完全的保護，不會導入高電容器量導致的對上升時間的不良影響。這些影響包括可支援頻寬的減少以及抖動和功耗的增加。

時脈控制

一些數Gigabit標準採用源同步時脈，如SFI-5和SPI-5。但對單個接收器╱發射器對來說，由於要求高資料傳輸率，時脈不像資料傳輸率那麼快。例如，SFI-5要求1/4資料傳輸率時脈，因此對於SFI-5 OC-768應用來說，時脈頻率將為622MHz，因為SFI-5介面是一種16位元介面(39.8Gbps/16/4=622MHz)。由於是高頻率，數Gigabit平行介面的一個訊息通道可能會產生隨時間而變化的偏斜，稱作漂移(wander)。像SFI-5這樣的源同步鏈路需要一個時脈與資料採集(CDA)電路，它以源同步時脈的倍數對資料進行採樣。因此，每個通道都要求有它自己的獨立CDA電路，而且每個CDA電路的PLL都以輸入時脈為參考來設立鎖相。SFI-4.2等其它標準則沒主動同步時脈，它們完全依賴於時脈與資料恢復(CDR)電路來獲得擷取資料及設立相位╱頻率鎖定所需的時脈。

有兩種方法可在單一元件上實現多個差分I/O標準：

• 分隔多個模式，但使用一個I/O接腳。例如，在一種特定配置中，I/O可能用於XAUI/2xFC，而在另一種配置中，I/O有可能用於OC-48/SFI-5。

• 分隔各種I/O，不同的標準用不同的接腳。

由單一I/O實施多個不同的標準還會遇到一些問題。例如，有些標準可能是相互排斥的，這會妨礙單一I/O設計支援兩種規格。另一個可能出現的問題是電壓容差，高頻寬、低電壓I/O將不存在低頻寬、高壓I/O的電壓容差問題。藉由了解各種新興的高速介面標準間的差異以及權衡通用I/O實現方案的利弊，系統設計人員將會更好地選擇適合自己應用的合適元件。

作者： Jason Baumbach、Julian Jenkins、Jon Withrington

Cypress公司

全文摘錄自：電子工程專輯http://www.eettaiwan.com/ART_8800313337_480102_TA_5b337ccb.HTM